——HDL Verifier从Simulink主动天生UVM (Universal Verification Methodology) 组件及测试平台
3月2日，MathWorks公布HDL Verifier从现已经上市的 Relea九五至尊官网se 2019b 最先提供对于 Universal Verification Methodology (UVM) 的撑持。HDL Verifier 可以或许闪开发 FPGA 及 ASIC 设计的设计验证工程师直接从 Simulink 模子天生 UVM 组件及测试平台，并于撑持 UVM 的仿真器（好比来自 Synopsys、Cadence 及 Mentor 的仿真器）中利用这些组件及测试平台。
Wilson Research Group 的一项近来研究发明，48% 的 FPGA 设计项目及 71% 的 ASIC 设计项目依靠 UVM 举行设计验证。凡是，算法开发职员及体系架构师于 MATLAB 及 Simulink 中开发新算法内容。然后，设计验证(DV)工程师于为 RTL 测试平台手工编写代码时利用 MATLAB 及 Simulink 模子作为参考，这一历程极为耗时。此刻借助 HDL Verifier，DV 工程师可以从已经经于 Simulink 中开发的体系级模子主动天生 UVM 组件，如序列或者记分板。于为诸如无线通讯、嵌入式视觉及节制等运用中利用的 ASIC 及 FPGA 设计而开发测试平台时，此要领可以削减验证工程师所破费的时间。
“借助 Simulink，咱们于手工编写出产 UVM 测试平台、测试序列及记分板上破费的时间可以削减约莫 50%，从而有更多时间专注在冲破性立异运用。”Allegro MicroSystems 的 ASIC 开发司理 Khalid Chishti 说，“咱们针对于汽车运用设计的 ASIC 依靠 UVM 举行出产验证，为这些装备开发算法曾经是一项繁琐的使命，而 MATLAB 及 Simulink 对于此举行了简化。”
HDL Verifier 增添了一些新功效，例如从 MATLAB 及 Simulink 中天生 UVM 组件、SystemVerilog 断言及 SystemVerilog DPI 组件，此刻可向卖力 ASIC 及 FPGA 出产验证的设计验证团队提供更多扩大性撑持。这些设计验证团队原本经由过程于 SystemVerilog 中手工编写代码，进而于 HDL 仿真器中开发严酷测试平台，此刻，他们可以或许从现有 MATLAB 及 Simulink 模子直接天生验证组件，并重用这些模子加速创立出产验证情况的速率。
“按照 Wilson Research 及 Mentor Graphics 的 2018 年功效验证研究，DV 工程师于开发测试平台中破费于 ASIC 及 FPGA 项目上的时间，约莫占他们事情时间的五分之一。”MathWorks 首席 HDL 产物营销司理 Eric Cigan 说，“HDL Verifier 可以或许从现有 MATLAB 及 Simulink 模子天生 UVM 及 SystemVerilog DPI 组件，不仅可以提高 DV 工程师的出产效率，并且会增进体系架构师、硬件设计师与 DV 工程师之间的互助。”
HDL Verifier R2019b现已经于全世界上市。
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