来历：COCO半导体
英特尔、三星及台积电这三家领先的芯片代工场已经最先做出要害举措，为将来几代芯片技能吸引更多定单，并为年夜幅提高机能及缩短定制设计的交付时间创造了前提。
与已往由单一行业线路图决议怎样进入下一个工艺节点差别，这三门第界最年夜的晶圆代工场正愈来愈多地斥地本身的门路。但他们都朝着统一个年夜标的目的进步，即采用3D晶体管及封装、一系列使能及扩大性技能，以和范围更年夜、更多样化的生态体系。可是，他们于要领论、架谈判第三方撑持方面呈现了一些要害性的差异。
三者的线路图都显示，晶体管的扩大将至少连续到18/16/14埃米（1埃米等在0九五至尊官网.1nm）的规模，并可能从纳米片及forksheet FET最先，于将来的某个时间点呈现互补FET（CFET）。重要驱动因素是人工智能（AI）/挪动计较以和需要处置惩罚的数据量激增，于年夜大都环境下，这些设计将触及处置惩罚元件阵列，凡是具备高度冗余及同质性，以实现更高的产量。
于其他环境下，这些设计可能包罗数十个或者数百个Chiplet（小芯片或者芯粒），此中一些Chiplet专为特定命据类型而设计，而其他芯片则用在更一般的处置惩罚。这些芯片以2.5D配置安装于基板上，这类要领因简化高带宽存储器（HBM）的集成而于数据中央及挪动装备中得到了广泛的运用。挪动装备还有包括其他功效，如图象传感器、电源及用在非要害功效的附加数字逻辑。这三家代工场也都于开发全3D-IC产物。此外，还有将提供混淆选项，即逻辑重叠于逻辑上并安装于基板上，但与其他功效分隔，以只管即便削减热量等物理影响，这类异构配置被称为3.5D及5.5D。
快速及年夜范围定制
与已往比拟，最年夜的变化之一就是能更快地将特定范畴的设计推向市场。虽然这听起来很平凡，但对于在很多尖端芯片来讲，这是激烈竞争所必须的，它要求从底子上转变芯片的设计、制造及封装方式。要使这一方案见效，需要尺度、立异毗连方案及工程学科的组合。而于已往，这些学科之间纵然有互动，也颇有限。
这有时也被称为“年夜范围定制”，包括凡是的功率、机能及面积/成本（PPA/C）衡量，以和快速组装选项。这就是异构Chiplet的远景，从扩大的角度来看，它标记着摩尔定律的下一阶段（即集成电路上可容纳的晶体管数量翻倍）。十多年来，整个半导体生态体系一直于为这一改变慢慢奠基基础。
可是，怎样让异构Chiplet（基本上是来自多个供给商及代工场的加固IP）协同事情，既是一项须要的工程挑战，也是一项艰难的工程挑战。第一步因此一致的方式将Chiplet毗连于一路，以实现可猜测的成果，而这恰是代工场破费年夜量精神之处，特别是于通用Chiplet互连（UCIe）及Bunch of Wires（BoW）尺度方面。虽然这类毗连性是三者的要害要求，但也是不合的重要范畴之一。
于周全集成3D-IC以前，英特尔代工场今朝的解决方案是开发业内子士所称的针对于Chiplet的“插槽”。英特尔代工场不是为贸易市场确定每一个Chiplet的特征，而是界说规格及接口，如许Chiplet供给商就能够开发这些功效有限的微型芯片，以满意这些规格要求。这解决了贸易Chiplet市场的一年夜绊脚石。从数据速率到热治理及噪声治理，所有部件都需要协同事情。
英特尔的方案于很年夜水平上依靠在2014年初次推出的嵌入式多芯片互连桥（EMIB）。英特尔技能开发副总裁Lalitha I妹妹aneni说：“EMIB底座真正酷之处于在，你可以添加肆意数目的Chiplet。咱们于设计中利用的IP数目没有限定，也不会增长中间件的尺寸，是以它的成本效益很高，并且与工艺无关。咱们提供了一个封装装置设计东西包，它就像传统的装置PDK（工艺设计套件）。咱们提供设计法则、参考流程，并奉告答应的布局。EMIB还有会提供咱们于装置时所需的任何辅助质料。”
按照设计的差别，封装中可能会有多个EMIB，并辅以热界面质料（TIM），以劝导可能滞留于封装内的热量。跟着封装内计较量的增长，以和基板变薄以缩短旌旗灯号传输间隔，热接口质料变患上愈来愈常见。
可是，基板越薄，散热效果就越差，这可能致使热梯度随事情负荷而变化，是以难以猜测。要消弭这些热量，可能需要TIM、分外的散热器，甚至可能需要微流体等更奇异的冷却要领。
台积电及三星也提供桥接器。三星于RDL（再漫衍层，是添加到集成电路或者微芯片中以从头分配电气毗连的金属层）内部嵌入了桥接器，并将其称为2.3D或者I-Cube ETM。部门集成事情将预先于已经知的优良模块中完成，而不是依靠插槽要领。
Arm CEO Rene Haas于近来一次三星代工场勾当的主题演讲中说：“将两个、四个或者八个CPU集成到一个体系中，这长短常成熟的客户知道怎样去做的工作。可是，假如你想构建一个拥有128个CPU的SoC，并将其毗连到神经收集、内存布局、与NPU接口的中止节制器、毗连到另外一个Chiplet的片外总线，这将是一项艰难的事情。于已往的一年半时间里，咱们看到许多人都于构建这些繁杂的SoC，但愿从咱们这里获得更多。”
三星还有一直于针对于特定市场，成立Chiplet供给商同盟。最初的观点是由一家公司制造I/O芯片，另外一家公司制造互连芯片，第三家公司制造逻辑芯片，当这类做法被证实可行时，再插手其他公司，为客户提供更多选择。
台积电已经经测验考试了很多差别的方案，包括RDL及非RDL桥接、扇出、2.5D CoWoS（Chip On Wafer On Substrate）及体系集成芯片（SoIC），这是一种3D-IC观点，利用很是短的互连线将Chiplet封装并重叠于基板内。事实上，台积电险些为每一种运用都提供了工艺设计套件，并一直踊跃为高级封装开发组装设计套件，包括与之配套的参考设计。
面对的挑战是，愿意投资这些繁杂封装的代工场客户愈来愈需要很是定制化的解决方案。为相识决这一问题，台积电推出了“3Dblox”新语言，这是一种自上而下的设计方案，交融物理及毗连组织，答应于二者之间运用断言。这类沙盒要领答应客户使用任何一种封装要领，例如InFO、CoWoS及SoIC。这对于台积电的贸易模式也至关主要，由于该公司是三家代工场中独一一家纯粹的晶圆代工场——只管英特尔及三星于近来几个月都自力了他们的代工营业。
台积电进步前辈技能及掩模工程副总裁Jim Chang于2023年3Dblox初次推出时的一次演讲中说：“咱们的起点是模块化观点。咱们可以用这类语言语法加之断言来构建完备的3D-IC重叠。”
Jim Chang说，这是由于物理及毗连设计东西之间缺少一致性。但他增补说，一旦开发出这类要领，就能于差别的设计中反复利用Chiplet，由于年夜部门特征已经经明确界说，并且设计是模块化的。
▲台积电3Dblox要领
三星随后在2023年12月推出了本身的体系描写语言3DCODE。三星及台积电都声称本身的语言是尺度，但他们更像是新的代工法则，由于这些语言不太可能于本身的生态体系以外利用。英特尔的2.5D要领不需要新的语言，由于其法则是由插槽规格决议的，这就为Chiplet开发职员缩短了上市时间，并提供了一种更简朴的要领，从而衡量了一些定制化。
Chiplet的挑战
Chiplet的上风显而易见，他们可以于任何合理的工艺节点上自力设计，这对于模仿功效尤为主要。可是，怎样将这些元件组合于一路并得到可猜测的成果，一直是一项庞大挑战。事实证实，美国国防高级研究规划局（DARPA）最初提出的近似乐高积木的架构方案比最初假想的要繁杂患上多，需要广泛的生态体系不停做出巨年夜的努力才能使其阐扬作用。
Chiplet需要切确同步，以便和时处置惩罚、存储及检索要害数据。不然，就会呈现时序问题，即一项计较延迟或者与其他计较差别步，从而致使延迟及潜于的死锁。于使命或者安全要害型运用中，一秒钟的丧失均可能造成严峻后果。
简化设计流程是一项极为繁杂的事情，特别是于特定范畴的设计中，不克不及一刀切。所有三家代工场的方针都是为开发高机能、低功耗芯片的公司提供更多选择。据预计，今朝30%~35%的尖端设计启动都把握于google、Meta、微软及特斯拉等年夜型体系公司手中，尖端芯片及封装设计的经济性已经发生庞大变化，PPA/C计较公式及衡量也是云云。
为这些体系公司开发的芯片可能不会举行贸易发卖。是以，假如他们能实现更高的每一瓦特征能，那末设计及制造成本就能被更低的冷却功率及更高的使用率所抵消，从而可能削减办事器数目。反之，于挪动装备及商品办事器中发卖的芯片则相反，昂扬的开发成本可以经由过程巨年夜的销量来摊销。采用进步前辈封装的定制设计的经济性对于二者都有用，但缘故原由却大相径庭。
缩小尺寸、晋升机能及扩大
咱们假设，于这些繁杂的Chiplet体系中，会有多种类型的处置惩罚器，有些高度专业化，有些则更通用。因为功耗限定，此中仅有一部门处置惩罚器可能会于开始进的工艺节点上开发。进步前辈的节点仍旧可以提供更高的能效，从而于不异的面积上容纳更多的晶体管，以提高机能。这对于在人工智能/呆板进修（ML）运用至关主要，由于要更快地处置惩罚更大都据，就需要于高度并行配置中举行更多的乘法/累加运算。更小的晶体管能提供更高的能效，使每一平方毫米硅片能处置惩罚更多的数据，但需要转变栅极布局以避免泄电，这就是Forksheet FET及CFET行将问世的缘故原由。
简而言之，工艺领先仍旧具备价值。率先将领先工艺推向市场有益在营业成长，但这只是更浩劫题中的一部门。所有三家代工场都已经公布向埃米级规模推进的规划。英特尔规划本年推出Intel 18A（1.8nm），几年后再推出Intel 14A（1.4nm）。
▲英特尔线路图
台积电则将于2027年推出A16（1.6nm）。
▲台积电埃米时代的扩大线路图
三星将于2027年的某个时辰经由过程SF1.4实现14埃米（1.4nm），显然将跳过18埃米（1.8nm）、16埃米（1.6nm）。
▲三星的工艺扩大线路图
从工艺节点的角度来看，所有三家代工场都处在统一轨道上。但前进再也不仅仅与工艺节点相干。人们愈来愈存眷特定范畴的延迟及每一瓦机能，而这恰是于真实的3D-IC配置中重叠逻辑的上风地点，纵然用混淆键合将Chiplet毗连到基板及相互之间。于平面芯片上经由过程导线挪动电子仍旧是最快的（假定旌旗灯号不需要从芯片的一端传输到另外一端），但于其他晶体管上重叠晶体管是次佳选择，于某些环境下甚至比平面SoC更好，由于某些垂直旌旗灯号路径可能更短。
于近来的一次演讲中，三星晶圆代工营业开发副总裁兼卖力人Taejoong Song展示了一个线路图，其特色是将逻辑叠加安装于基板上，将2nm（SF2）晶粒与4nm（SF4X）晶粒组合于一路，二者都安装于另外一个基板上。这基本上是2.5D封装上的3D-IC，也就是前面提到的3.5D或者5.5D观点。Taejoong Song暗示，晶圆代工场将从2027年最先于SF2P上重叠SF1.4。这类要领尤其吸惹人之处于在散热的可能性。因为逻辑与其他功效分散，热量可以经由过程基板或者五个袒露面中的任何一壁从重叠的芯片中导出。
▲三星的AI 3D-IC架构
与此同时，英特尔将使用其Foveros Direct 3D技能于逻辑上重叠逻辑，可所以面临面重叠，也能够是违对于违重叠。按照英特尔的一份新白皮书，这类要领答应来自差别代工场的芯片或者晶圆，毗连带宽由铜孔间距决议。白皮书指出，初版将利用9微米的铜孔间距，而第二代将利用3微米的间距。
▲英特尔fooveros Direct 3D
英特尔的Lalitha I妹妹aneni说：“真实的3D-IC将采用Foveros及混淆键合技能。你不克不及再走传统的设计线路，把它放于一路并举行验证，然后发明‘哎呀，有问题’。不克不及再如许做了，由于这会影响产物的上市时间。是以，你真的需要提供一个沙盒，使其具备可猜测性。但纵然于进入具体设计情况以前，我也要举行机械/电气/热阐发。我想看看毗连环境，以避免呈现开路及短路。3D-IC的承担更多于在代码设计，而不是履行。”
Foveros答应将有源逻辑芯片重叠于另外一个有源或者无源芯片上，基础芯片用在毗连36微米间距封装中的所有芯片。经由过程使用进步前辈的排序技能，英特尔声称可以包管99%的已经知良品率，以和97%的组装后测试良品率。
台积电的CoWoS则已经被英伟达及AMD用在人工智能芯片的高级封装。CoWoS素质上是一种2.5D要领，经由过程硅通孔利用内插器毗连SoC及HBM存储器。该公司的SoIC规划更为大志勃勃，将逻辑存储器及传感器等其他元件一路封装于出产线前真个3D-IC中。这可以年夜年夜缩短多层、多尺寸及多功效的组装时间。台积电声称，与其他3D-IC要领比拟，其键合方案能实现更快、更短的毗连。一份陈诉称，苹果公司将从来岁最先利用台积电的SoIC技能，而AMD也将扩展这类要领的利用规模。
其他立异
工艺及封装技能的到位为更广泛的竞争选择打开了年夜门。与已往由年夜型芯片制造商、装备供给商及EDA公司确定芯片线路图的环境差别，Chiplet世界为终端客户提供了做出这些决议的东西。这于很年夜水平上要归功在封装所能容纳的功效数目与SoC的网孔限定所能容纳的功效数目之比。封装可以按照需要举行程度或者垂直扩大，于某些环境下，仅经由过程垂直平面计划就能提高机能。
可是，思量到云计较及边沿技能的巨年夜商机，尤其是人工智能于各地的推广，三年夜代工场和其生态体系正于竞相开发新的功效及特征。于某些环境下，这需要使用他们已经有的技能。于其他环境下，则需要全新的技能。
例如，三星已经经最先具体先容有关定制HBM的规划，此中包括3D DRAM仓库和其下的可配置逻辑层。这是第二次采用这类要领。早于2011年，三星及美光就配合开发了混淆内存立方体（HMC），将DRAM仓库封装于一层逻辑层上。于JEDEC将HBM酿成尺度后，HBM博得了这场战役，而HMC则基本消散了。可是，HMC要领除了了机会不合错误以外，并无其他问题。
于新情势下，三星规划提供定制的HBM作为选项。内存是决议机能的要害因素之一，于内存及处置惩罚器之间更快地读写及往返挪动数据的能力会对于机能及功耗孕育发生很年夜影响。假如内存的巨细合适特定的事情负载或者数据类型，并且部门处置惩罚事情可以于内存模块内完成，从而削减需要挪动的数据，那末这些数据就会年夜年夜提高。
与此同时，英特尔正于研究一种更好的要领，为密集的晶体管提供电源，跟着晶体管密度及金属层数的增长，这将是一个持久存于的问题。已往，电源是从芯片顶部向下运送的，但于开始进的节点上呈现了两个问题。其一是怎样为每一个晶体管提供充足的功率。其二是噪声，噪声可能来自电源、基板或者电磁滋扰。噪声需要屏蔽，但因为电介质及电线愈来愈薄，这于每一个新节点上都变患上越发坚苦。假如没有适量的屏蔽，噪声会影响旌旗灯号完备性。
经由过程芯片反面供电可最年夜限度地削减此类问题，并削减布线堵塞。但这也增长了其他挑战，包括怎样于不粉碎布局的环境下于更薄的基板上钻孔。英特尔显然已经经解决了这些问题，规划本年提供PowerVia反面供电方案。
台积电暗示，规划在2026/2027年于A16工艺提供反面供电。三星的规划也年夜致不异，将于SF2Z（2nm）工艺中实现。
英特尔还有公布了玻璃基板规划，玻璃基板比CMOS具备更好的平面度及更低的缺陷率。这于进步前辈节点上尤为主要，由于纵然是纳米级的凹坑也会造成问题。与反面供电同样，玻璃基板的处置惩罚问题也层见叠出。好的一壁是，玻璃的热膨胀系数与硅不异，是以它与硅元件（如Chiplet）的膨胀及紧缩兼容。颠末多年的不雅望，玻璃忽然变患上很是有吸引力。事实上，台积电及三星都于研究玻璃基板，整个行业都最先利用玻璃举行设计、处置惩罚玻璃而不使其分裂，并对于玻璃举行检测。
与此同时，台积电很是器重生态体系的设置装备摆设及工艺产物的拓展。很多业内子士暗示，台积电的真正上风于在可以或许为险些任何工艺或者封装提供工艺开发套件。据报导，台积电出产了全世界约90%的开始进芯片，于进步前辈封装方面的经验也是所有代工场中最富厚的，并且拥有最年夜、最广泛的生态体系，这一点很是主要。
该生态体系至关主要。芯片行业是云云繁杂多变，没有一家公司能做到四平八稳。将来的问题将是这些生态体系的真正完备水平，特别是于工艺数目连续增加的环境下。例如，电子设计主动化（EDA）供给商是必不成少的鞭策者，任何工艺或者封装要领要想取患上乐成，设计团队都需要主动化。可是，工艺及封装选项越多，EDA供给商就越难撑持每个增量变化或者改良，并且从发布到交付之间的滞后时间也可能越长。
结论
思量到近来的供给链问题及地缘政治，美国及欧洲认为，需要从头举行“离岸出产”及“友岸外包”。对于半导体工场、装备、东西及研究的投资是史无前例的。这对于三家最年夜的代工场有何影响还有有待不雅察，但这无疑为共封装光学（CPO）、年夜量新质料及低温计较等新技能提供了一些动力。
所有这些变化对于市场份额的影响愈来愈难以追踪。这已经再也不是哪家代工场以最小的工艺节点出产芯片的问题，甚至也再也不是芯片出货量的问题。一个进步前辈的封装可能有几十个Chiplet。真实的要害是可否快速、高效地提供对于客户至关主要的解决方案。于某些环境下，驱动因素是每一瓦机能，而于另外一些环境下，则多是时间成果，功率是次要思量因素。还有有一些环境下，多是多种功效的组合，而只有此中一家领先的代工场才能提供充足数目的这些功效。但显而易见的是，代工场的竞争比以往任什么时候候都要繁杂患上多，并且变患上愈来愈繁杂。于这个高度繁杂的世界里，简朴的比力尺度已经再也不合用。
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