三木SEO-Chiplet标准走向3D —— UCIe2.0规范下载

建立在2022年3月的通用小芯片互连快速同盟（UCIe）近来发布了其2.0规范，更新解决了跨多个小芯片的SiP生命周期的可测试性、可治理性及调试（DFx）的设计挑战，答应经由过程矫捷同一的SIP治理及DFx操作要领实现与供给商无关的芯片互操作性。此更新的一个要害功效是撑持3D封装，使小芯片可以或许显著提高带宽密度及功率效率。UCIe同盟主席Debendra Das Sharma将UCIe 1.0描写为平面互连，由于它撑持2D及2.5D（Chiplets是并排的）。新规范经由过程解决须要的毗连问题，撑持小芯片的垂直3D重叠，于靠得住性方面还有做到了撑持3D通道修复。

图片拍摄在elexco2024深圳国际电子展演讲佳宾：阿里云智能集团 陈健

优化混淆键合

Chiplet的3D趋向之一是混淆键合，这类键合正成为封装技能的下一个风口，它答应年夜幅缩小Chiplet之间的凸块间距。混淆键合是将两个或者多个芯片的金属层（材质凡是为铜）周详瞄准并直接压合，形成直接的电学接触。上下两个芯片均没有凸点，不需要利用焊料，而只有铜焊盘作为对于外互连的接口。是以，于混淆键合下可以实现芯片之间极细微间距，由此加强毗连密度。据Semianalysis统计，混淆键合可以实现0.5-0.1μm的间距，毗连密度可以做到 10K-1MM/妹妹²，较着高在以前的各代键合技能。

UCIe 2.0 规范中的 UCIe-3D 功效针对于混淆键合举行了优化，以提供矫捷性及可扩大性图源：eetimes3D 互连险些消弭了小芯片之间的间隔，是以这象征着互操作性必需限定于不异的凸块间距内。UCIe-3D针对于混淆键合举行了优化，凸块间距可合用在年夜至 10-25 微米、小九五至尊官网至 1 微米或者更小的凸块间距，从而提供矫捷性及可扩大性，而且较短的互连间隔也将使功率较着降低。2022 年末，硅谷草创公司Eliyan Corporation提供了一种更高效的打包要领。其“束线”（BoW）Chiplet体系旨于经由过程利用尺度封装，利用进步前辈的封装技能实现与晶粒到晶粒实现近似的带宽、功率效率及延迟。

Eliyan的BoW Chiplet体系，旨于实现与 die-to-die 实现近似的带宽、能效及延迟图源：Eliyan而于本年6 月，另外一家Chiplet草创公司——Baya Systems的算法驱动型体系架构平台 WeaverPro 与其可扩大的 IP 及缓存布局 Weave IP 相联合，经由过程数据驱动的设计及优化，将构建小芯片架构的所有步调整合于一路，以加快小芯片的阐发、设计及部署，帮忙消弭小芯片体系设计的繁杂性。于UCIe 2.0白皮书的末了，编者描绘一个体系级封装的愿景，此中利用现有的 UCIe-2.5D 及 UCIe-2D 平面互连毗连多个 UCIe-3D 芯片组仓库，以和所有行将推出的加强功效。如今的芯片级封装就像是小都会，其密度高在十年前的单片芯片，尔后者可以比作小村子。将来采用 UCIe-3D 的 SiP 将像一座摩天年夜楼林立的多数市，密度极高。计较及内存元件慎密封装于一路的高密度象征着比特传输间隔更短，从而实现卓着的机能及更低的功耗。

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